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이제 8대공정의 마지막 ! 패키지공정까지 왔다. 짝짝짝👏🏻👏🏻👏🏻

마지막까지 화이팅. 아래는 반도체 후공정의 시작인 테스트공정에 대한 포스팅 링크이다.  

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패키지공정 Package

1. 패키지공정이란 ?

이제 8대공정의 마지막 패키지공정이다. 단순 포장 과정이 아니라, 반도체 성능을 결정하는데 굉장히 중요한 역할을 한다. 패키지의 역할은 크게 세 가지이다.

1. 전기적 통로 연결 : 실리콘 칩은 그 자체로는 어떤 기능도 할 수 없다. 메인보드 라고 부르는 초록색 판에 실리콘 칩과 여러 전기 소자들이 함께 연결될 때 비로소 제 기능을 할 수 있다. 그래서 실리콘 칩에는 외부와의 연결을 위한 단자들이 있다. 실리콘 칩에 있는 외부 단자는 아주 작은 마이크로미터 크기인데 반해, 메인보드의 연결 단자는 눈에 보일 정도로 큰 밀리미터 크기라는 것이 문제이다. 이런 크기 차이로 인해 실리콘 칩을 메인보드에 바로 연결할 수 없다. 이 둘 사이를 연결해 줄 매개체가 필요한 것이다. 이것이 바로 #패키지기관 이다. 패키지기관으로는 #리드프레임 (Lead Frame) 또는 #PCB 를 사용한다.

위 그림에서 알 수 있듯이, #금선 gold wire이 바로 실리콘 칩과 패키지 기판의 전기적인 연결 통로이다. 금선과 연결되어 있는 패키지 기관의 단자(리드프레임에 있는 수많은 다리)들이 그 역할을 한다. 이 단자들을 메인보드에 납땜하면, 

실리콘칩<->패키지기관<->메인보드 사이에 전기적 통로가 연결된다. 위와 같은 방식 외에도 전기적연결통로를 만드는 방식은 더 다양하다.

​실리콘칩의 성능이 아무리 좋아도 전기적인 통로가 효율적이지 않아 전기 신호가 늦게 전달된다면, 그 성능은 온전히 발휘될 수 없다. 반면, 칩의 성능 개선이 없어도 전기적인 통로를 더 효율적으로 만들면, 반도체 성능이 향상되는 것과 같은 효과가 있다. 어떻게 패키지를 하느냐에 따라 반도체 제품의 최종 성능이 결정되는 것이다. 실리콘 칩 자체의 성능 개선이 한계치에 다다른 상황에서 패키지 공정의 중요성이 커지고 있는 이유가 바로 여기에 있다.
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2. 실리콘 칩의 보호 : 외부 충격으로 인한 파손, 장기간 습기에 노출 될 경우 화학적 변형이 발생해 반도체 특성이 달라질 수 있다. 그래서 실리콘 칩에 뚜껑을 덮어 외부 충격과 온도나 습도와 같은 외부 환경으로부터 칩을 보호하고 있다.

​3. 효과적인 열 방출 : 실리콘 칩에 전력을 공급하면, 칩 안에 매우 미세한 전기적 연결통로들 간에 전기 신호가 오고가면서 어마어마한 열이 발생한다. 이 열을 제대로 방출하지 못하면, 기능에 문제가 생긴다. 그래서 패키지 공정을 통해 효과적으로 열이 방출되게끔 완제품의 형태를 설계하고 있다. 

​2. 패키지 세부 공정

• 백그라인딩 : 웨이퍼의 두께를 얇게 만듦. #backgriding
• 다이싱 : 웨이퍼를 낱개의 실리콘 칩으로 자르는 공정 #dicing
• 본딩 : 실리콘 칩을 패키지 기판에 얹고 전기적으로 연결하는 #bondling 공정
• 봉지 : 실리콘 칩과 전기적인 연결부를 보호하기 위해 포장재를 감싸는 공정 #encapsulation
• 추가로 패키지가 모두 끝나면 반도체 완제품을 메인보드에 연결하는 #실장기술 #mounttechnology 이 필요하다. 

한정된 공간에 더 많은 반도체 소자를 집적하기 위한 방법으로 트랜지스터 층을 층층이 쌓는 3D반도체 제품들이 제작되고 있다. 초창기에는 위의 그림 왼쪽과 같이 전통적인 본딩 방식을 활용하여 각 층마다 전기적인 연결을 만들어줬기 때문에 패키지 기관의 크기가 불필요하게 컸다.

이후 보다 효율적 연결을 위해 플립칩본딩 방식과 잘 맞는 실리콘관통전극 (TSV 공정)이 개발되었다. (Through Silicon Via). TSV는 건식에칭공정을 활용해 실리콘 칩들을 수직 관통하는 구멍을 뚫고, 그 안을 금속으로 채워 넣는 공정이다. 이 금속이 와이어의 역할을 대신한다. 

그림의 오른쪽에서 볼 수 있듯이, 트랜지스터 층에 단자가 형성되고, 이 단자들이 새로운 본딩(범핑+플립칩 본딩)을 통해 패키지 기관의 금속 단자들과 바로 맞닿아 있어 전기신호가 이동하는 경로가 짧아 동작 속도가 매우 빠르다. 또한, 크기를 줄일 수 있다는 장점이 있다. 최근 트렌드인 3D반도체 소자를 본딩하는데 가장 부합하는 방식으로 TSV와 결합된 새로운 본딩 공정에 대해 연구가 진행되고 있다.

3. 공정규모에 따른 구분

FIWLP Fan In Wafer Level Pacaking : 웨이퍼 상태에서 먼저 패키지를 한 후, 다이싱하는 팬인 웨이퍼규모패키지. 모든 공정이 처음부터 끝까지 한 덩어리의 웨이퍼 상태로 진행되기 때문에 공정연결성 이 좋다. 하지만, 불량칩들도 같이 패키지 되므로 공정에서 비용손실이 발생하며, 입출력 단자 수를 늘리는 데에 한계가 있다.

FIWLP단면 위 그림과 같이 패키지용 배선층 위에 입출력 단자인 솔더볼 이 총 8개가 형성되어 있다. 회색으로 표현된 실리콘 칩의 범위 안에서만 솔더볼을 형성할 수 있기 때문에 8개 이상은 만들 수가 없다. 그래서 FOWLP이 개발됨. 칩의 면적보다 더 큰 면적으로 연결 단자를 형성할 수 있는 팬아웃웨이퍼규모패키지 기법.

FOWLP Fan Out WLP : 웨이퍼 다이싱을 끝낸 뒤 양품인 실리콘 칩만을 별도로 선별한다. 선별된 칩들을 집착테이프가 부착된 캐리어기관(또 다른 실리콘 웨이퍼)에 일정 간격을 두고 재배치한다. 이 상태로 몰딩을 진행한 후, 접착테이프와 캐리어기판을 제거한다. 마지막으로 실리콘 칩의 면적보다 더 많은 면적에 입출력 단자를 형성할 수 있도록 #재분배층 RDL Re-Distribution Layer을 만들어준다. 

FOWLP단면: FOWLP은 FIWLP와 달리 양품만을 선별하기 때문에 비용손실을 줄일 수 있고, 실리콘 칩보다 더 큰 면적에 솔더볼을 형성할 수 있어 입출력 단자 수를 원하는 만큼 늘릴 수 있다는 장점을 가진다. 단점은, 칩 모양은 사각형인데 칩을 재배치 하는 캐리어 기판으로 사용된 웨이퍼는 원형이다. 모양이 서로 다르기 때문에 기판의 가장자리에는 칩을 놓을 수가 없다. 한번에 패키지 할 수 있는 칩의 수가 적어지는 만큼 패키지 효율이 떨어진다.

이를 해결 하기 위해 사각형 모양의 캐리어기판을 이용해 칩을 패키지 하는 #팬아웃패널규모패키지 #FOPLP FanOutPanelLevelPackage 기법이 개발된다.

기존 300mm 실리콘 웨이퍼보다 더 큰 300 x 300 mm2, 500 x 500 mm2, 600 x 600 mm2의 사각형 패널을 캐리어 기판으로 사용해 더 많은 수의 칩을 한 번에 패키지 할 수 있다. 하지만 사각형 패널용 공정 장비들을 따로 구비해야 하고, 사각형 모서리 쪽 공정 균일도가 떨어져 FOWLP대비 패키지 수율이 낮다는 단점이 있다. 

4. 패키지 공정의 발전 방향

MCP Multi Chip Package 개별 실리콘 칩을 쌓아 올린 후 하나의 패키지로 만드는 MCP기술
삼성전자에서 발표한 DRAM과 NAND플래시메모리의 통합 메모리 칩이 MCP 기술이 활용된 대표적인 예이다.

PoP (Package on Package) :  칩 단위로 만든 여러 개의 패키지를 쌓아 올리는 PoP기술. 패키지한 개별 칩들을 묶어 다시 하나로 패키지 하는 방식. 패키지 된 칩을 메인보드에 따로따로 연결할 때보다 차지하는 공간을 줄일 수 있으며, 둘 사이를 오가는 전선 길이가 짧아져 속도가 빨라지는 장점이 있다. TSMC가 생산을 맡은 로직(Logic : AP)위에 DRAM이 적층되어 있는 구조의 #애플 A시리즈 칩이 PoP 기술로 생산된 대표적인 제품이다.  
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MCP와 PoP모두 면적을 아끼는 게 핵심이며, 공간이 작은 스마트폰에 주로 활용된다.

8대공정이 거의 다 끝나간다. 이번 포스팅은 후공정인 테스트공정! 

아래 링크는 금속배선공정에 대한 정리 포스팅이다. 😊

테스트공정 Test

드디어 웨이퍼에 반도체를 만드는 전공정이 모두 완료되었다. 이제부터 완제품으로 만드는 과정인 후공정을 진행할 차례. 전공정에서는 웨이퍼 단위로 공정을 진행했다면, 후공정에서는 개별 실리콘 칩 단위로 공정을 진행한다.

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후공정 파트는 만들어진 반도체가 정상적으로 작동하는지 검사하는 테스트공정 과 실리콘 칩을 완제품으로 만드는 패키지 공정 으로 구분된다. 이 두 공정은 IDM 혹은 파운드리 기업에서 직접 진행하기도 하지만, 테스트와 패키지를 전문적으로 로하는 OSAT 기업이 주로 맡아서 하고 있다.

1. 테스트공정이란?

후공정에서 제일 먼저 진행되는 공정. 공정이 완료된 웨이퍼 상태에서 첫 테스트를 진행하고, 패키지가 끝난 완제품 반도체 칩 상태에서 한번 더 테스트를 진행한다. 테스트공정을 잘 하면 비용을 절감할 수 있다. 불량칩이 테스트 공정에서 걸러지지 않고, 패키지 공정으로 넘어가면 불량칩을 패키지 하는 데 불필요한 비용이 들어간다. 테스트 단계에서 불량칩을 잘 선별하면 이런 비용 지출을 막을 수 있다. 또한, 테스트공정은 불량률 자체도 줄여준다. 불량칩이 발생했을 때, 어디서 문제가 발생했는지, 왜 발생했는지를 점검하고 가능한 경우 수리까지 진행할 수 있다. 이처럼 테스트 공정을 잘 하면 여러가지 이점이 있다. 

2. 전공정 후 테스트

웨이퍼 상태에서 진행하는 테스트는 크게 네 가지로 이루어진다. 

1. 전기적 특성 및 웨이퍼 번인 테스트 Burn-In ; 웨이퍼에 만들어진 회로 또는 테스트용 소자(저항, 커패시터, 트랜지스터 등)에 전기 신호를 입력해 그 특성을 확인한다. 번인 테스트에서는 반도체 소자가 제작된 웨이퍼를 높은 온도에 노출시키고 높은 전압을 인가하여 실제 사용하면서 발생할 수 있는 불량을 미리 찾아낸다. 이 과정에서 정상적으로 동작하는 양품과 비정상적으로 동작하는 불량품을 일차적으로 선별한다.

2. 고온/저온테스트 : 한계 온도에서 정상적으로 동작하는지를 검사한다. 이 과정에서 앞서 선별된 불량품들 중 수리를 통해 양품이 될 수 있는 것들을 다시 선별한다.

3.수선 및 최종 테스트 : 수선 가능한 불량품을 레이저나 전기 신호를 이용해 수리한다. 그리고 이렇게 다시 한번 기회를 얻은 실리콘 칩의 불량 여부를 최종 테스트한다. 

4. 잉킹(Inkling) : 최종 테스트를 통과하지 못한 불량품을 확인할 수 있도록 잉크를 찍어 표시하던 과정에서 붙은 이름. 물론 지금은 잉크를 찍지 않고 불량 실리콘 칩의 위치를 데이터로 기록해 저장한다. 그리고 최종 불량으로 판정된 실리콘 칩들이 패키지 공정으로 넘어가지 않도록 조치한다. 

3. 패키지 후 테스트

패키지 공정은 웨이퍼 위에 만들어진 반도체들을 실리콘 칩 단위로 쪼개서 완제품 형태로 가공하는 공정이다. (뒤에 패키지 공정에 자세히 쓸 예정).웨이퍼 단계에서 테스트를 통과햇다 하더라도, 패키지 과정에서 불량이 발생할 수 있기 때문에 제품 출하 전 다시 한번 테스트를 진행한다. 크게 세가지로 이뤄진다.

1. 전기적 특성 및 번인 테스트 

2. 메인 테스트 : 일반적인 환경(상온), 저온의 환경, 사용자가 요구한 환경 조건에서 각각 전기적 특성을 검사한다. 특히, 이 과정에서는 제작한 반도체 칩이 #JEDEC 의 #국제반도체표준 을 만족하는지 엄격하게 검사한다. 

3. 최종 테스트 : 고온의 환경에 노출시킨 상태에서 칩의 전기적 특성과 기능을 검사한다.테스트를 통과한 양품 표면에 반도체의 생산 정보를 담은 일련의 코드를 레이저로 인쇄한다. 

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4. 자동테스트 장비 ATE : Automatic Test Equipment

빠르게 검사를 진행하기 위해서는 테스트 과정을 자동화된 장비로 진행해야 한다. 이 장비를 자동테스트장비 ATE 라고 부른다. ATE는 반도체 웨이퍼 혹은 반도체 칩의 전기적 특성을 측정하고 분석하는 장비이다. ATE가 분석하고자 하는 시료의 종류(웨이퍼, 반도체 칩), 소자의 종류(메모리, CIS 등)에 따라 ATE장치와 검사를 위한 전기적 신호의 종류 등이 달라진다. 여러 분석 데이터를 동시다발적으로 처리하는 고기능의 멀티미터인 셈.
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테스트 공정이 웨이퍼 단계와 반도체 칩 단계로 나뉘어 진행되듯이 ATE 역시 웨이퍼용 ATE와 반도체 칩용 ATE로 나뉜다. 

1. 웨이퍼용 ATE : #웨이퍼프로브장비 와 #프로브카드 가 필요하다. 프로브 카드는 웨이퍼에 만들어진 전기적 접점 패턴에 맞춰 수많은 바늘이 달려있는 인쇄회로기. PCB이다. ATE는 프로브카드의 바늘을 통해 웨이퍼의 접점과 전기 신호를 주고받으며 검사를 진행한다. 검사를 통해 웨이퍼 내에 만들어진 반도체 칩의 불량 지도르를 그리고 수선 가능 여부를 판별한다.
 

2. 반도체칩용ATE : 패키지가 끝난 칩들을 분류하는 #핸들러 라는 장비가 필요하다. 반도체 완제품에는 다리, 금속, 구슬, 접촉 패드 형태의 전기적 접점이 있다. 이 접점들과 전기적 접촉을 통해 반도체 칩의 성능을 평가한 후, 핸들러로 성능에 따라 분류한다. 

5. 테스트 공정의 발전 방향

빠른속도가 관건이다. 테스트속도를 높이는 방법은 크게 두 가지가 있다. 

1. ATE의 동작 속도와 동시 처리 가능한 능력 #파라 #Paralleslism 을 높이는 방법. 쉽게 말해, 측정 속도를 높이는 것이다. 

2. 테스트 공정을 효율적으로 설계하는 것이다. 예를 들어 번인 테스트는 여러 온도 범위에서 진행을 한다. 이 과정을 더 효율적으로 설계한다면 시간을 단축할 수 있다. 측정과 번인을 한 번에 할 수 있는 #TDBI (Test During Burn - In)와 같은 복합적인 장비가 좋은 예이다. 향후 테스트 공정은 전기적 특성을 효율적으로 평가할 수 있는 장비나 알고리즘을 개발하는 방향으로 발전할 것으로 예상된다.

이번 포스팅은 금속배선공정에 대한 내용이다. 👇🏻👇🏻바로 전 내용은 아래의 증착,이온주입 공정 링크이다.👇🏻👇🏻

금속배선공정 Metalization

1. 금속배선공정이란 ?

산화, 포토, 에칭, 증착 및 이온주입 공정을 통해 실리콘 웨이퍼 위에 반도체 소자들을 만들었다. 이제 이 소자들이 제대로 동작할 수 있도록 전선으로 연결해 주는 과정이 필요하다. 이 공정이 바로 금속배선공정이다.

금속으로 된 회로선을 깔아 소자와 소자 사이, 소자와 외부 사이를 전기적으로 연결하고 있다. 금속 배선에는 전기 단자와의 연결을 위한 콘택트 Contact와 반도체 소자 사이를 연결하는 인터커넥션 Interconnection이 있다. 

실리콘 표면과 맞닿는 ILD 내에 위치한 첫번째 금속(빨간색빗금)부분이 콘택트이다. 그 외 IMD에 위치해 있는 금속 영역은 모두 인터커넥션이다. 이 두가지가 모두 갖춰져 있어야 반도체 회로 구성이 가능하다. 

2. 어떤 금속이 적합할까?

어떤 금속을 도선으로 사용하느냐에 따라 세부 공정이 달라진다. 활용할 금속은 크게 다섯가지를 기준으로 평가한다. 

1. 전기 저항이 작아 전류 손실이 적어야 한다. 전기저항이 크면 소비 전력이 커질 뿐만 아니라, 전류의 손실만큼 열이 발생해 동작 오류가 생길 수 있다. 전기 저항이 작은 금속으로는 금, 알루미늄 ,구리가 있다.

2. 실리콘 웨이퍼 및 이산화규소 산화막과의 부착성이 좋아야 한다. 부착성이 나빠 금속 필름이 쉽게 벗겨지면 원하는 모양대로 도선을 형성하기가 어렵고, 이후 진행되는 다른 공정에도 문제가 생긴다.

3. 열적, 화학적 안정성이 높아야 한다. 안정성이 낮으면 고온 공정 또는 다른 공정 중에 도선들이 물리적(녹아서 끊어지는 경우), 화학적(다른 물질과 반응해  변성되는 경우)으로 손상될 수 있다. 

4. 배선 패턴을 쉽게 만들 수 있어야 한다. 금속 재료의 에칭이 어렵거나 내구성이 약해 공정 중 쉽게 끊어진다면 배선 재료로 적합하지 않다. 

5. 가격이 낮아야 한다. 일례로, 금의 경우 다른 특성이 우수하나 가격이 비싸 현장에서는 알루미늄과 구리를 주료 사용한다.

​3. 알루미늄 VS 구리

금속배선공정에 처음으로 사용된 금속재료는 알루미늄Al이다. 허나 반도체 공정이 미세화되고 고도화됨에 따라 한계가 나타났다. 알루미늄이 맞닿은 실리콘 층을 뚫고 들어가는 스파이킹 (Spiking) 으로 인해 애써 만들어 놓았던 PN접합이 끊어지고, 전류의 흐름에 의해 알루미늄 원자가 제자리를 이탈하는 일렉트로마이그레이션 (Electromigration) 현상이 자주 발생했다.

​이러한 문제를 해결하기 위해 등장한 것이 구리Cu 배선이다. 구리는 은 다음으로 전기가 잘 통하는 금속이다. 알루미늄보다 30% 정도 낮은 저항을 가지고 있으며, 녹는점도 1,085'C로 높아 고온 공정에 대한 부담이 덜하다. 또 일렉트로마이그레이션현상도 덜 발생한다.

하지만, 구리배선도 단점이 몇 있다. 먼저, 알루미늄보다 스파이킹 현상이 더 심하게 발생한다. 이를 막기 위해서는 전도성이 있는 확산방지막 을 코팅해야 하는데, 공정 과정이 추가되면 그만큼 시간과 비용이 증가한다. 또, 건식에칭으로 쉽게 원하는 영역을 제거할 수 있는 알루미늄과 달리 구리는 에칭이 어렵다는 문제가 있다. 이러한 단점을 극복하기 위해 구리 배선은 아래와 같은 방식으로 배선한다. 

전기가 통하면서 동시에 구리의 스파이킹을 막을 수 있는 확산방지막 (BarrierMetal) 층을 코팅한다. 여기에 구리를 전기도금법으로 채워넣은 후, 평탄화 (CMP) 공정을 통해 필요 없는 구리를 갈아낸다. 이러한 배선 방식을 상감기법(Damascene) 이라고 하는데, 고려 상감청자를 만드는것과 같은방식이다. 현재 알루미늄과 구리 외에도, 코발트Co, 텅스텐W 등 다양한 금속이 활용되고 있으며, 반도체 공정의 미세화로 인해 기존의 한계를 극복할 새로운 금속 소재가 연구 중에 있다.

에칭에 이어 이번 포스팅은 증착공장 및 이온주입 공정에 대한 내용이다 😊 

👇🏻👇🏻에칭포스팅은 아래 링크를 참고하면 된다. 👇🏻👇🏻

증착공정 Deposition 및 이온주입공정 Ion Implantation

1. 증착공정이란?

물질을 얇은 필름의 형태로 만들어 원하는 위치에 씌우는 것을 말한다. 또 다른 말로는 박막공정 이라고도 한다.

공정이 진행될수록 절연막이 계속 필요한데, 산화공정으로는 원하는 모든 곳에 절연막을 형성할 수없다. SiO2절연막을 만들기 위해서는 웨이퍼에서 실리콘 원자를 공급받아야 하는데, 공정을 진행하다 보면 실리콘 원자를 공급받기 어려운 위치가 생긴다. 또, 반도체 소자가 만들어진 후 산화공정을 진행하면, 높은 온도와 산화 반응으로 인해 반도체 소자와 금속 배선들의 특성이 열화되는 문제도 있다. 이러한 이유로 공정이 진행되는 과정에서 산화공정으로 절연막을 만들기가 어렵다. 

그래서 산화공정으로 형성하는 이산화규소 절연막 대신, 증착공정을 활용해 절연막을 만든다.

증착공정은 증착하려는 물질의 재료를 모두 기체나 순수한 고체 상태로 공급하기 때문에 표현의 상태와 무관하게 원하는 필름을 형성할 수 있다. 또, 산화공정에 비해 공정온도가 낮아 더 많은 상황에 활용할 수 있다.

​증착 공정을 통해 형성되는 박막은 용도에 따라 두께가 조금씩 달라지는데 보통 1마이크로미터 미만이다. 박막으로 사용하는 증착 물질의 종류도 사용 목적과 역할에 따라 수없이 많이 존재한다. 

예를 들어, 반도체 소자와 소자를 연결하기 위한 금속 도선을 형성할 때에는 금속 박막을, 도선과 도선 그리고 소자와 소자 사이의 절연이 필요할 때에는 절연막을 증착하는 방식이다. 반도체를 작게 만든다는 것은 가로 세로 방향 즉, 면적만 작은 것이 아니라 높이 방향인 두께도 얇아지는 것을 의미한다. 결국 증착 공정에서는 박막을 얇게 형성하는 것과 이 박막을 웨이퍼 전체 면적에 최대한 균일하게 입히는 것이 중요하다. 박막을 형성하는 방법은 크게 물리적증착 PVD (Pyysical Vapor Deposition)과 화학적증착 CVD (Chemical Vapor Deposition)으로 나누어진다.

2. 물리적증착 PVD

PVD는 물리적인 에너지를 이용해 박막을 형성하는 방법으로 화학적 반응 없이 진행되는 증착 공정이다. 운동에너지, 열에너지, 전기에너지 등을 활용해 재료 물질을 웨이퍼 위로 이동시켜 얇게 씌운 것으로 이해하면 된다. 대표적인 PVD방법으로는 #스퍼터링공정 (Sputtering),  #열증발공정 (Thermal Evaporation), #전자빔증발 (E-Beam Evaporation)공정 등이 있다. 이 공정들은 박막에 이물질이 들어가는 것을 방지하기 위해 모두 진공 상태에서 진행 된다.

• 스퍼터링공정 : 플라즈마에너지를 이용해 박막 재료를 잘게 쪼갠 후, 이 파편들을 웨이퍼 표면으로 떨어뜨려 박막을 형성하는 방식이다.
• 증발공정 : 박막 재료에 열 에너지를 가해 증기 상태로 로만들어 코팅하는 방법이다. 히팅 코일이나 발열체로 열을 가할 경우 열증발공정 , 전자빔과 같이 전기 에너지를 이용해 가열할 경우 전자빔증발공정 이라 부른다.

PVD공정에서 사용하는 기체 상태의 파편이나 증기는 운동에너지를 가져 직진하려는 성질을 띈다. 과거에는 웨이퍼표면이 평평해서 박막의 두께를 균일하게 하는데 이러한 직진성이 큰 문제가 되지 않았다. 

하지만 최근 들어 평평하지 않고 높이 차이가 있는, 즉 단차가 있는 3D 구조가 등장하면서 PVD공정을 통해 물질을 표면에 균일하게 코팅하는 데 어려움을 겪고 있다. 단차로 생긴 벽면과 바닥면에 얼마나 균일한 두께로 박막을 형성하느냐와 관련된 특성이 바로 단차피복성 (Step coverage) 이다. PVD는 단차피복성이 매우 좋지 않아 최신 반도체 공정에서는 금속재료증착 외에는 거의 활용하지 않는다. 또한 단위 시간당 처리량이 작아 그 활용도가 더 낮아지고 있다.

3. 화학적증착 CVD

CVD Chemical Vapor Deposition : 재료들을 가스 상태로 진공 챔버에 주입하고 열이나 플라즈마 에너지를 가하여 웨이퍼 표면에 박막을 증착하는 방법이다. 화학적 반응을 활용하는 CVD는 원재료 물질과 웨이퍼에 형성되는 최종 박막 물질이 서로 다르다. 재료가 되는 가스들 사이의 화학적 반응과 이 가스들이 웨이퍼에 닿으면서 생기는 화학적 반응으로 인해 새로운 물질이 박막 형태로 웨이퍼 표면에 성장되기 때문이다. 그래서 CVD에서 사용하는 재료를 "목표 물질이 되기 전 상태의 화학물질"이라는 의미를 가진 전구체 (Precursor) 라고 부른다. 전구체 가스가 도달할 수 있는 곳이라면 어디든지 필름을 씌울 수 있고, 단차피복성도 PVD 대비 매우 우수하다.
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CVD는 현재 반도체 제작에서 주로 사용되는 증착 공정이며, 더 복잡한 구조에 더 균일한 두께의 박막을 더 빠른 시간에 형성하는 방향으로 기술 발전이 이루어지고 있다. 기술발전에 영향을 미치는 요소로는 원재료 물질의 종류, 에너지를 가하는 방법, 압력을 조절하는 방법 등이 있으며 요소에 따라 다양한 CVD방식이 개발되었다.

모든 CVD의 기본 원리는 다섯단계로 나타낼 수 있다. 

1. 화학반응에 활용되는 전구체 가스가 진공 챔버로 확산되고,
2. 확산된 전구체는 웨이퍼 표면에 흡착된다.
3. 표면에 흡착된 전구체가 화학 반응을 일으키며 웨이퍼 전체에 필름을 형성한다.
4.반응하고 남은 부산물들이 표면으로부터 떨어져 나오면서
5. 진공챔버 바깥으로 확산되며 완전히 제거된다.

​우리가 관심있게 살펴볼 부분은 전구체가 화학반응을 통해 웨이퍼 표면에 박막을 형성하며 확산되는 3번과정이다. 이 과정에서 화학반응을 일으키기 위한 에너지를 어떻게 공급할 것인지, 공정이 진행되는 환경의 압력은 얼마인지, 증착되는 박막의 형태가 어떤지에 따라 다양한 기술로 구분된다. 화학 반응에 필요한 에너지를 열로 공급하면 열CVD Thermal CVD, 플라즈마로 공급하면 플라즈마CVD Plasma CVD이다. 열CVD는 다시 대기압 수준에서 진행되는 APCVD Atmospheric Pressure CVD와 이보다 낮은 압력에서 진행되는 LPCVD Low Pressure CVD로 나뉜다. 고품질의 필름을 형성하기 위해서는 최대한 압력을 낮추는 것이 좋지만, 압력이 낮아질수록 공정 온도가 높아지는 것을 고려해야 한다. 공정 온도가 한계치 이상으로 높아지면 반도체 소자의 동작 특성이 달라지거나 금속 도선이 녹는 등의 문제가 생길 수 있기 때문이다. 
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플라즈마CVD 는 플라즈마를 이용해 온도를 크게 높이지 않으면서도 큰 에너지를 가할 수 있어 저온에서도 고품질의 박막을 빠르게 증착할 수 있다. 대신 플라즈마 생성을 위해서는 낮은 압력의 환경이 필요하다. 플라즈마CVD는 LPCVD보다 저압에서 진행하는 저밀도플라즈마CVD PECVD Plasma Enhanced CVD와 그보다 더 저압의 환경(=고밀도)에서 진행되는 고밀도플라즈마CVD HDPCVD High Density Plasma CVD로 분류된다. 현재는 고밀도의 플라즈마를 활용한 HDPCVD가 주로 사용되고 있다.

이렇게 CVD는 낮은 압력과 낮은 온도를 갖춘 환경을 조성해 고품질의 박막을 더 빠르게 형성하는 방향으로 발전해왔다. 하지만 반도체 구조가 점점 더 복잡해지면서 CVD공정 역시 단차 피복성 측면에서 한계를 맞이했다. 이 한계를 극복하고자, 공정의 기본 원리는 비슷하지만 원자층을 하나씩 켜켜이 쌓는 방식인 #원자층CVD #ALCVD #ALD Atomic Layer Deposition 이라는 공정이 개발되었다. 

4. ALD 원자 단위 필름 증착

ALD역시 화학적 반응을 활용한다는 점에서 기본적으로 CVD와 결을 같이 하지만, 전구체를 공급하는 방식에는 큰 차이가 있다. CVD가 박막 증착에 쓰이는 모든 전구체를 동시에 공급하는 반면, ALD는 전구체를 하나씩 차례로 공급하여 박막 물질이 한 회(사이클)에 한 층씩 쌓이도록 진행한다. 

이 그림이 ALD를 설명한다. ALD에서는 먼저 A만 주입해 웨이퍼 표면에 한 층을 코팅하고, 그 위에 B를 공급해 또 한층을 형성한다. 그래서 A와 B가 서로 반응을 일으켜 C가 증착이 되는 것. 이 과정이 ALD 증착의 한 사이클이다. 한층이 얇게 형성된 후에는 표면에 더 이상 전구체가 흡착되지 않도록 제어가 가능해 원자 혹은 분자 단위의 층을 하나씩 형성할 수 있다. 덕분에 박막의 두께를 정밀하게 조절할 수 있다. 즉, ALD를 활용하면 고품질의 박막을 매우 얇은 두께로 형성할 수 있다. 다만, 전구체를 동시에 공급하는 CVD에 비해 증착 속도가 느려 두꺼운 박막을 증착하는 데 한계가 있다. 

증착공정의 발전 방향

박막 두께는 더 얇아져야 하고, 복잡한 3D 구조에서도 균일한 두께를 유지해야 하며, 다른 소자와 열화 되지 않도록 저온에서 공정이 진행되어야 한다. 현재 단차 피복성이 가장 뛰어난 공정은 ALD이다. 그다음이 CVD. 다만, 화학반응을 기반으로 하는 ALD와 CVD는 물리적인 방법을 이용하는 PVD에 비해 파티클결함이나 오염에 취약하다. 공정온도는 화학반응을 이용하는 CVD와 ALD가 높은 편인데, ALD가 CVD보다는 공정온도가 낮다. PVD 증발공정 역시 열을 이용하긴 하지만, 웨이퍼로 전달되는 열을 극히 일부이기 때문에 공정온도는 낮은  편이다. 마지막으로 공정 속도는 PVD와 CVD가 ALD에 비해 월등하게 빠르다. 현재 가장 각광받고 있는 ALD 공정을 고도화하기 위해서는 저온공정이 가능한 다양한 물질(배선용 금속재료, 절연재료 등)에 대한 전구체가 개발되어야 한다. 또, 한 사이클에 소요되는 시간을 단축시킬 수 있는 장비와 공정의 개발 역시 필요. 궁극적으로 증착 공정은 기존 재료의 한계를 뛰어넘기 위해 새로운 재료를 개발하는 방향으로 끊임없이 발전해 나갈 것이다.

이온주입공정 Ion Implantation

1.이온주입공정이란?

웨이퍼에 이온을 주입하는 공정이다. 이온주입공정에서 뜻하는 이온이 바로 도펀트 원소의 이온이다. 붕소, 인, 비소 등의 도펀트 이온을 실리콘 웨이퍼에 주입해 전기가 통하는 P형 혹은 N형 반도체로 만드는 공정이 바로 이온주입공정 이다.
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이온을 어케 넣을까? 다트와 같다. 도펀트 가스에 전기에너지를 가해 주입할 이온을 만들고, 이 이온을 다시 전기 에너지로 가속시켜 실리콘 웨이퍼 표면 안쪽으로 들어가도록 하는 원리이다. 실리콘웨이퍼가 코르크점수판, 주입하려는 이온이 다트 바늘인 셈. 📌

이온주입공정에서 중요한 것은 원하는 양의 도펀트 이온을 필요한 영역에만 정확히 주입하는 것이다.
이를 위해 이온을 가속하는데 사용하는 전압과 이온 빔 전류를 조절하고, 표면의 산화막을 이용해 이온이 들어가지 말아야 할 영역을 구분해준다.

가속된 이온들을 실리콘 원자 사이의 결합을 끊거나 격자 사이의 틈을 비집고 들어가 웨이퍼 표면 내부에 안착한다. 이때, 주입된 된원자들이 웨이퍼 내에서 실리콘 원자들과 공유 결합을 잘 형성할 수 잇도록 이온 주입된 실리콘 웨이퍼를 400~1000'C온도에 노출시킨다. 이렇게 열처리 Thermal Annealing 또는 급속열처리 #RTA Rapid Thermal Annealing 과정까지 거치고 나면 비로소 실리콘 웨이퍼의 도핑이 완료된다.

​2. 이온주입공정의 발전 방향

반도체 소자의 크기가 점점 작아지고 있다. 이는 곧 이온주입 과정에서 발생하는 물리적인 결정의 손상이 반도체 소자에 더 큰 영향을 미친다는 것을 의미한다. 소자가 작아져 공정 온도에 민감한 만큼 열처리 과정에서도 문제가 생길 수 있다. 결국 이온 주입 공정에서 피할 수 없는 물리적인 손상을 최소화할 수 있는 공정을 설계하거나 이를 대체할 수 있는 공정의 개발이 필요하다.

👇🏻👇🏻이번 포스팅은 에칭공정이다. 지난편 포토공정은 아래 링크 👇🏻👇🏻 

에칭공정 Etching

1. 필요없는 부분을 제거하는 에칭(식각)공정

포토공정을 통해 밑그림을 그렸으면, 밑그림을 바탕으로 필요없는 부분은 깎아내야한다.

반도체는 이렇게 밑그림을 그리고, 깎아내는 과정의 연속이다. 

2. 습식에칭 Wet Etching

제거하고자 하는 물질과 화학적 반응을 일으키는 용액 또는 용액의증기를 에천트로 활용한다. 제거할 부분과 용액을 맞닿게 해 화학적으로 제거하는 방법이다. 액체 형태의 에천트용액이 담겨있는 배스(bath)에 웨이퍼를 집어넣었다가 정해진 시간이 지난 후 꺼내서 표면에 남아 있는 에천트를 씻어내거나, 기체 형태의 에천트 증기가주입된 챔버에 웨이퍼를 넣어 에칭 공정을 진행한 후 꺼내서 클리닝하면 되는 비교적 간단한 공정이다.

습식에칭은 비용 대비 에칭 속도가 빠르고, 선택비가 높다는 장점이 있다.  

• 선택비 : 원하는 물질만 선택적으로 제거할 수 있는 정도. 습식에칭의 경우, 애초에 제거하지 않을 영역은 에천트와 반응하지 않고 제거할 영역만 에천트와 반응하기 때문에 선택비가 높다.  

습식에칭의 단점

1. 에칭공정의 정확도가 낮은 편이다. 에천트가 반응하는 시간에 따라 제거되는 물질의 양 차이가 발생하여 하나의 웨이퍼 내에서 또는 여러 웨이퍼 간에 에칭되는 양이달라질 수 있다. 균일도가 중요한 반도체 제조공정에서 아주 중요한문제를 일으킬 수 있다. 
2. 웨이퍼 오염문제에 취약하다. 에천트로 사용되는 화학물질로인해 웨이퍼가 오염될 가능성이 높고, 이런 오염은 반도체 불량률을 높이게 된다.
3. 모든 방향에 대해 동일한 속도로 에칭되는 등방성(isotropic)을 갖기에 원하는 부분만 정확하게 에칭하기 어렵다  

그림과 같이, 공정 중에 제거하면 안되는 감광층의 아랫부분(산화막) 일부까지 제거되면서 패턴 정확도가 낮아지거나 감광층 패턴이무너지는 현상이 발생할 수 있다. 이는 반도체 특성이 바뀔 수 있을 정도로 중대한 문제이다. 이로인해, 3차원 구조를 만드는 미세공정에서는 습식에칭을 잘 사용하지 않고, 특정 막 전체를 제거할 때에 주로 사용한다.  

3. 건식에칭 Dry Etching

건식에칭은 에칭하고자 하는 물질과 화학적 반응을 일으키는 가스, 에너지가 큰 이온, 플라즈마 등을 에천트로 이용한다. 습식에칭보다 조금 더 복잡한 원리로 진행된다. 물리적반응 or 물리화학적 반응이 주로 활용된다. 건식에칭은 비등방성(Anisotropic) 에칭 특성을 갖는다. 비등방성에칭이란, 방향에 따라 에칭 속도가 다르다는 것이다. 어떤 방향은 적게, 어떤 방향은 많이 에칭되도록 설계할 수 있다는 뜻이다.  우리가 에칭하고자 하는 영역은 감광층이 없는 부분이다. 습식에칭의 경우 등방성 특징으로 인해 감광층이 덮고 있는 영역의 아래부분 일부가 에칭되는경우가 많지만, 건식에칭은 그런 경우가 드물다. 이러한 비등방성 특징은 미세한 회로를 새기는 데 적합하다.  그래서 최근에는 건식에칭을 더 많이 사용한다. 

건식에칭의 단점

1. 습식에칭에 비해 한번에 많은 양을 처리하기 어렵다.
2. 단위시간당 처리량(throughput)이 적다. 
3. 화학적 에칭과 달리 에칭할 부분을 물리적으로 뜯어내는 방식이라서 원하는물질만 선택적으로 제거하기가 쉽지 않다. 즉, 선택비가낮다.      

건식에칭은 사용하는 에천트 가스에 따라 화학적건식에칭 / 물리적건식에칭 / 물리화학적건식에칭 으로 나눌 수 있다. 

• 화학적 건식 에칭 : 제거하고자 하는 물질과 화학적으로 반응하는 기체로 플라즈마를 형성해 에칭하는 방법이다. 일반적으로 반응성이 좋은 할로겐원소를 가진 에천트 가스를 넣어준다. 화학적건식에칭은 습식에칭처럼 화학적인 반응에 기초하기 때문에 등방성에칭의 특성을 따르며, 선택비가 높다.

• 물리적 건식 에칭 : 플라즈마의 양이온이 물질 표면에 물리적으로 충돌하면서 제거하고자 하는 물질의 결함을 강제로 끊고, 파편으로 뜯어내는 방법이다. 물리적인 에너지가 강하게 가해지면 물질 제거에는 탁월하겠지만, 제거되는 표면 아래에 위치한 물질까지 결함이 손상될 수 있다. 결국 이 부분에 제작될반도체 소자의 특성에도 영향을 미치게 된다. 또한, 제거하지 않으려는 물질까지 같이 뜯어질 수 있어 에칭선택비가 낮다. 하지만 비등방성 특징 덕분에 원하는 모양대로 에칭하는데는 적합하다.

• 물리화학적 건식 에칭 : 물리적방식 + 화학적방식을 함께 사용하는 에칭으로 원하는 곳을 정확하게 제거할 수있는 물리적 에칭의 장점과, 높은선택비 그리고 제거할 부분의 손상이 비교적 적은 화학적 에칭의 장점을 모두 갖춘 방법이다. 지금까지 개발된 에칭기법 중제일 완벽에 가까운 방식으로 현재 가장많이 사용중이다.                      

최근에는 두께를 조절한다는개념을 넘어 하나의 원자층을 한 꺼풀씩 벗겨내듯에칭하는 원자층에칭 ALE Atomic Layer Etching 공정이 연구 중에 있다. 어느 정도의 정확도로 얼마나 빠르게 에칭할 수 있느냐에 따라 실제공정에 적용할 수 있을지 여부가 결정될 것이다.     

👇🏻👇🏻지난번 산화공정에 이어 이번 포스팅은 포토공정이다. 포 포 ? ㅎㅎ 👇🏻👇🏻

포토공정(Photolithography)

지난 시간부터 본격 반도체 8대공정 시작하였다.

👇🏻👇🏻아래 링크는 웨이퍼공정 공부👇🏻👇🏻

산화공정 Oxidation

이번 글 부터 본격 8대공정 시작. 😊👆🏻

👇🏻👇🏻아래는 반도체 산업의 생태계를 다룬 내용이다.👇🏻👇🏻

 

1. 웨이퍼 제조 공정

반도체8대공정중 가장 첫번째 공정인 웨이퍼제조공정은 IDM이나 파운드리 기업의 반도체 제조 시설에서 이뤄지지 않는다.

반도체 웨이퍼만을 전문적으로 생산하는 업체들이 따로 있어서 IDM이나 파운드리 기업이 구입해 사용한다.

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1.웨이퍼의 재료, 실리콘 Si

실리콘은 지구의 지각을 구성하는 물질 중 27.7%를 차지하는 원소로 값이 싸고 쉽게 구할 수 있다. 주변에서 흔히 볼 수 있는 모래에도 실리콘이 포함되어 있다. 또, 원하는 영역에만 전기를 흐를 수 있도록 조절하기 쉽고, 안정된 구조의 절연 산화막을 형성할 수 있다. 녹는점이 높아 고온의 반도체 공정에 사용 가능하다는 것도 큰 장점. 이런 이유로 웨이퍼를 제조할 때 실리콘이 사용 됨.

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2.실리콘 원자들을 규칙적으로 배열하기

1,800'C의 고온에서 모래로부터 나온 이산화규소(SiO2)와 탄소(C)를 반응시켜 순도 99%짜리 금속 급 실리콘, MGS(Metallurgical Grade Silicon)를 만든다. 99%면 충분하다고 생각할 수 있지만 웨이퍼의 재료로 쓰기에는 아직 불순물이 많다. 2차 정제 과정을 거치고 나서야 비로소 순도 99.999999%정도되는 전자 소자 급 실리콘, EGS(Electronic Grade Silicon)를 얻을 수 있다. 여기서 끝 아님. EGS의 실리콘 원자 배열이 고르지 않다는 문제가 있다.

그림과 같이 EGS는 다결정질 상태인데 반도체마다 동일한 특성을 갖게 하기 위해서는 단결정질 상태로 만들어야 한다. 다결정질 실리콘을 단결정질 실리콘으로 만드는 방법으로는 초크랄스키법 (CZ법) 이 대표적이다. 부서진 초콜릿 조각들을 냄비에 모아 녹인 후 다시 굳혀서 하나의 의덩어리로 만드는 것과 비슷하다.

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먼저, EGS 덩어리들과 붕소(B), 인(P), 비소(As)등의 도핑 원소를 함께 넣고 약 1,500'C 이상의 온도로 가열해 액체로 만든다. 이후, 실리콘 결정의 씨앗 역할을 하는 시드(Seed)를 줄 끝에 매달아 액체 상태의 실리콘 표면에 콕 찍어 접촉시킨다. 시드를 회전시키면서 천천히 위로 끌어올리면 액체 실리콘이 시드를 따라 천천히 굳어지며 단결정질 실리콘덩어리가 길게 만들어진다. 이 실리콘 덩어리를 잉곳 (Ingot)이라고 부른다.

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실리콘 잉곳을 만드는 과정은 시드를 액체 실리콘 표면에 접촉시키는 찍기(Dipping), 잉곳의 품질을 결정하는 잉곳 목 뽑아내기(Necking), 원하는 직경까지 몸집을 불리는 어깨 만들기(Shouldering), 원하는 직경을 유지하면서 성장시키는 몸통성장(Body Growth), 성장을 마무리하는 꼬리 리만들기(Tailing) 순서로 진행된다. 여기서 잉곳의 상품성을 결정하는 단계는 '어깨만들기'와 '몸통성장'이다. 이 곳에서 잉곳의 직경 즉, 웨이퍼의 직경이 결정되기 때문.

 

3.실리콘 잉곳을 잘라서 실리콘 원판으로 만들기

잉곳이 만들어진 후에는 직경이 균일하지 않아 상품성이 없는 목, 어깨, 꼬리를 제거한다. 몸통 이외의 다른 부분을 제거하는 것을 트리밍(Trimming)이라고 한다. 잉곳의 몸통은 커다란 원기둥 형태이지만, 실리콘 웨이퍼는 얇은 원판 형태이다. 이 원통을 얇게 썰어서 원판의 형태로 만들어야 한다. 이 공정이 소잉(Sawing)이다.

 

이때 다이아몬드 가루가 붙어있는 쇠줄인 와이어를 톱으로 사용하는데 와이어가 두꺼울수록 소잉 공정에서 손실되는 실리콘이 많아지므로 최대한 얇은 와이어를 사용하는 것이 관건이다.

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4.실리콘 원판을 실리콘 웨이퍼로 만들기

성장할 땐 결함 없는 단결정이었던 실리콘 잉곳의 몸통은 소잉 공정을 거치면서 실리콘 원판 표면의 결정성이 손상되는 결정결함 이 발생하고, 가장자리 부분은 결정 결함이 많은 직각 모양을 갖게 된다. 이 상태에서는 가장자리에 가해지는 작은 충격에도 쉽게 깨질 수 있다. 그래서 소잉 공정이 끝난 실리콘 원판 가장자리를 둥글게 만들어주는 엣지라운딩 (Edge Rounding) 공정을 진행해 깨질 확률을 낮춰준다.

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다음으로는 울퉁불퉁한 표면을 고르게 갈아주는 래핑 (Lapping) 공정을 진행한다. 하지만 표면을 물리적으로 갈아내는 과정에서 결정 결함이 발생하기 때문에 손상된 결정이 여전히 표면에 남아 있다. 그래서 표면의 손상된 결정을 화학적 방식으로 녹여서 제거하는 에칭 공정을 진행한다. 에칭이 끝나면 표면의 결정 결함 부위는 거의 다 사라진다. 하지만 원자 단위로 보면 아직도 표면이 울퉁불퉁하다. 그래서 원판 표면을 원자 단위에서 평탄하게 만들어주는 폴리싱 공정을 진행한다. 래핑은 물리적으로만 표면의 단차를 제거하지만, 폴리싱은 화학적 반응과 물리적 제거를 동시에 활용해 결정 결함을 만들지 않으면서 더 정밀하게 표면의 단차를 없앨 수 있다. 이렇게 제작된 실리콘 웨이퍼를 연마웨이퍼 (Polished wafer)라고 한다. 이렇게 실리콘 웨이퍼 표면을 평평하게 만드는 과정이 매우 중요하다. 반도체의 성능과 정밀도에 지대한 영향을 미치기 때문.

5.실리콘 웨이퍼의 발전 방향

실리콘 웨이퍼는 면적을 넓히는 방향으로 발전해왔다. 면적이 넓을수록 만들 수 있는 반도체 제품 개수가 늘어나기 때문.

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1960년대 20 mm -> 1970년대 100mm -> 1980년대 150mm -> 1990년대 200mm

2000년대 300mm 로 점차 커졌다.

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직경이 커졌는데 두께가 그대로라면 얇고 흐느적거리기 때문에, 직경이 커질수록 웨이퍼의 두께 또한 두꺼워진다. 300mm 웨이퍼는 775마이크로미터 두께로 가공되고 있다.

실리콘 웨이퍼의 직경에 따른 두께는 표준화되어 있어서 특수한 경우가 아니라면 대부분 회사에서 모두 동일 규격으로 생산한다. 현재 반도체 시장에서는 300mm 직경 웨이퍼가 계속 쓰이고 있다. 이 직경으로도 충분한 수의 실리콘 칩을 제작할 수 있기 때문.

​반도체 성능이 발전하면서 더 좋은 실리콘 웨이퍼에 대한 수요가 늘고 있다. 이에 발맞춰 고부가가치의 웨이퍼들도 속속 등장하고 있다. 대표적으로 에피웨이퍼(Epitaxial Wafer)가 있다. 연마 웨이퍼표면에 실리콘 단결정층(수 마이크로미터)을 한번 더 쌓아서 만든 웨이퍼이다.

 

연마 웨이퍼에 비해 결정 결함이 적어 반도체 불량률이 낮고 단결정 층 두께를 유연하게 조절하여 다양한 용도에 맞춤 제작이 가능하다는 장점이 있다. 일부 특수 분야에서는 SOI웨이퍼 (Silicon On Insulator Wafer)가 사용된다. SOI웨이퍼는 두 개의 실리콘 층 사이에 산화막이 샌드위치처럼 끼어들어 있는 구조로 반도체 소자의 소비 전력과 발열을 낮출 수 있다는 장점이 있다.

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